Cyflwyniad i fanylebau PCIe 5.0

• Cyflwyniad i fanylebau PCIe 5.0

Cwblhawyd y fanyleb PCIe 4.0 yn 2017, ond ni chafodd ei gefnogi gan lwyfannau defnyddwyr tan gyfres 7nm Rydragon 3000 AMD, ac yn flaenorol dim ond cynhyrchion fel uwchgyfrifiadura, storfa cyflym dosbarth menter, a dyfeisiau rhwydwaith a ddefnyddiodd dechnoleg PCIe 4.0.Er nad yw technoleg PCIe 4.0 wedi'i chymhwyso ar raddfa fawr eto, mae'r sefydliad PCI-SIG wedi bod yn datblygu PCIe 5.0 cyflymach ers amser maith, mae cyfradd y signal wedi dyblu o'r 16GT / s cyfredol i 32GT / s, gall y lled band gyrraedd 128GB / s. s, ac mae manyleb fersiwn 0.9 / 1.0 wedi'i chwblhau.Mae fersiwn v0.7 o destun safonol PCIe 6.0 wedi'i anfon at aelodau, ac mae datblygiad y safon ar y trywydd iawn.Mae cyfradd pin PCIe 6.0 wedi'i chynyddu i 64 GT / s, sydd 8 gwaith yn fwy na PCIe 3.0, a gall y lled band mewn sianeli x16 fod yn fwy na 256GB / s.Mewn geiriau eraill, dim ond un sianel PCIe 6.0 sydd ei angen ar gyflymder cyfredol PCIe 3.0 x8 i'w gyflawni.Cyn belled ag y mae v0.7 yn y cwestiwn, mae PCIe 6.0 wedi cyflawni'r rhan fwyaf o'r nodweddion a gyhoeddwyd yn wreiddiol, ond mae'r defnydd pŵer yn dal i wellad, ac mae'r safon newydd gyflwyno'r gêr cyfluniad pŵer L0p.Wrth gwrs, ar ôl y cyhoeddiad yn 2021, gall PCIe 6.0 fod ar gael yn fasnachol yn 2023 neu 2024 ar y cynharaf.Er enghraifft, cymeradwywyd PCIe 5.0 yn 2019, a dim ond nawr y mae achosion cais

O'i gymharu â'r manylebau safonol blaenorol, daeth manylebau PCIe 4.0 yn gymharol hwyr.Cyflwynwyd manylebau PCIe 3.0 yn 2010, 7 mlynedd ar ôl cyflwyno PCIe 4.0, felly gall bywyd manylebau PCIe 4.0 fod yn fyr.Yn benodol, mae rhai gwerthwyr wedi dechrau dylunio dyfeisiau haen gorfforol PCIe 5.0 PHY.

Mae'r sefydliad PCI-SIG yn disgwyl i'r ddwy safon gydfodoli am beth amser, a defnyddir PCIe 5.0 yn bennaf ar gyfer dyfeisiau perfformiad uchel â gofynion trwybwn uwch, megis Gpus ar gyfer AI, dyfeisiau rhwydwaith, ac yn y blaen, sy'n golygu bod PCIe 5.0 yn yn fwy tebygol o ymddangos mewn amgylcheddau canolfan ddata, rhwydwaith, a HPC.Gall dyfeisiau sydd â llai o ofynion lled band, fel byrddau gwaith, ddefnyddio PCIe 4.0.

Ar gyfer PCIe 5.0, cynyddwyd y gyfradd signal o PCIe 4.0′s 16GT/s i 32GT/s, gan ddefnyddio amgodio 128/130 o hyd, ac mae lled band x16 wedi'i gynyddu o 64GB/s i 128GB/s.

Yn ogystal â dyblu'r lled band, mae PCIe 5.0 yn dod â newidiadau eraill, gan newid y dyluniad trydanol i wella cywirdeb signal, cydnawsedd yn ôl â PCIe, a mwy.Yn ogystal, mae PCIe 5.0 wedi'i ddylunio gyda safonau newydd sy'n lleihau hwyrni a gwanhau signal dros bellteroedd hir.

Mae'r sefydliad PCI-SIG yn disgwyl cwblhau'r fersiwn 1.0 o'r fanyleb yn C1 eleni, ond gallant ddatblygu safonau, ond ni allant reoli pryd y cyflwynir y ddyfais derfynell i'r farchnad, a disgwylir y bydd y PCIe 5.0 cyntaf bydd dyfeisiau'n ymddangos am y tro cyntaf eleni, a bydd mwy o gynhyrchion yn ymddangos yn 2020. Fodd bynnag, ysgogodd yr angen am gyflymder uwch y corff safonol i ddiffinio'r genhedlaeth nesaf o PCI Express.Nod PCIe 5.0 yw cynyddu cyflymder y safon yn yr amser byrraf posibl.Felly, mae PCIe 5.0 wedi'i gynllunio i gynyddu'r cyflymder i safon PCIe 4.0 heb unrhyw nodweddion newydd arwyddocaol eraill.

Er enghraifft, nid yw PCIe 5.0 yn cefnogi signalau PAM 4 ac mae'n cynnwys y nodweddion newydd sydd eu hangen i alluogi'r safon PCIe i gefnogi 32 GT / s yn yr amser byrraf posibl yn unig.

Heriau caledwedd

Bydd yr her fawr wrth baratoi cynnyrch i gefnogi PCI Express 5.0 yn ymwneud â hyd y sianel.Po gyflymaf yw'r gyfradd signal, yr uchaf yw amlder cludo'r signal a drosglwyddir trwy'r bwrdd PC.Mae dau fath o ddifrod corfforol yn cyfyngu ar y graddau y gall peirianwyr luosogi signalau PCIe:

· 1. Gwanhau sianel

· 2. Myfyrdodau sy'n digwydd yn y sianel oherwydd diffyg parhad rhwystriant mewn pinnau, cysylltwyr, tyllau trwodd a strwythurau eraill.

Mae manyleb PCIe 5.0 yn defnyddio sianeli gyda gwanhad -36dB ar 16 GHz.Mae'r amledd 16 GHz yn cynrychioli amledd Nyquist ar gyfer signalau digidol 32 GT/s.Er enghraifft, pan fydd y signal PCIe5.0 yn cychwyn, efallai y bydd ganddo foltedd brig-i-brig nodweddiadol o 800 mV.Fodd bynnag, ar ôl pasio trwy'r sianel -36dB a argymhellir, collir unrhyw debygrwydd i lygad agored.Dim ond trwy gymhwyso cydraddoli ar sail trosglwyddydd (dad-ganoli) a chydraddoli derbynnydd (cyfuniad o CTLE a DFE) y gall y signal PCIe5.0 basio trwy sianel y system a chael ei ddehongli'n gywir gan y derbynnydd.Isafswm uchder llygad disgwyliedig signal PCIe 5.0 yw 10mV (ôl-gydraddoli).Hyd yn oed gyda throsglwyddydd jitter isel bron yn berffaith, mae gwanhau'r sianel yn sylweddol yn lleihau'r osgled signal i'r pwynt lle gellir cau unrhyw fath arall o ddifrod signal a achosir gan adlewyrchiad a crosstalk i adfer y llygad.