Cyflwyniad i fanylebau PCIe 5.0

• Cyflwyniad i fanylebau PCIe 5.0

Cwblhawyd y fanyleb PCIe 4.0 yn 2017, ond ni chafodd ei chefnogi gan lwyfannau defnyddwyr tan gyfres Rydragon 3000 7nm AMD, ac yn flaenorol dim ond cynhyrchion fel uwchgyfrifiadura, storio cyflymder uchel dosbarth menter, a dyfeisiau rhwydwaith a ddefnyddiodd dechnoleg PCIe 4.0. Er nad yw technoleg PCIe 4.0 wedi'i chymhwyso ar raddfa fawr eto, mae'r sefydliad PCI-SIG wedi bod yn datblygu PCIe 5.0 cyflymach ers amser maith, mae'r gyfradd signal wedi dyblu o'r 16GT/s presennol i 32GT/s, gall y lled band gyrraedd 128GB/s, ac mae'r fanyleb fersiwn 0.9/1.0 wedi'i chwblhau. Mae fersiwn v0.7 o destun safonol PCIe 6.0 wedi'i anfon at aelodau, ac mae datblygiad y safon ar y trywydd iawn. Mae cyfradd pin PCIe 6.0 wedi'i chynyddu i 64 GT/s, sydd 8 gwaith yn fwy na PCIe 3.0, a gall y lled band mewn sianeli x16 fod yn fwy na 256GB/s. Mewn geiriau eraill, dim ond un sianel PCIe 6.0 sydd ei hangen i gyflawni cyflymder presennol PCIe 3.0 x8. O ran v0.7, mae PCIe 6.0 wedi cyflawni'r rhan fwyaf o'r nodweddion a gyhoeddwyd yn wreiddiol, ond mae'r defnydd o bŵer wedi gwella ymhellach.d, ac mae'r safon wedi cyflwyno'r offer cyfluniad pŵer L0p yn ddiweddar. Wrth gwrs, ar ôl y cyhoeddiad yn 2021, gall PCIe 6.0 fod ar gael yn fasnachol yn 2023 neu 2024 fan bellaf. Er enghraifft, cymeradwywyd PCIe 5.0 yn 2019, a dim ond nawr y mae achosion cymhwysiad

O'i gymharu â'r manylebau safonol blaenorol, daeth manylebau PCIe 4.0 yn gymharol hwyr. Cyflwynwyd manylebau PCIe 3.0 yn 2010, 7 mlynedd ar ôl cyflwyno PCIe 4.0, felly gall oes manylebau PCIe 4.0 fod yn fyr. Yn benodol, mae rhai gwerthwyr wedi dechrau dylunio dyfeisiau haen gorfforol PCIe 5.0 PHY.

Mae'r sefydliad PCI-SIG yn disgwyl i'r ddau safon gydfodoli am beth amser, a defnyddir PCIe 5.0 yn bennaf ar gyfer dyfeisiau perfformiad uchel sydd â gofynion trwybwn uwch, fel GPUs ar gyfer AI, dyfeisiau rhwydwaith, ac yn y blaen, sy'n golygu bod PCIe 5.0 yn fwy tebygol o ymddangos mewn amgylcheddau canolfannau data, rhwydwaith, a HPC. Gall dyfeisiau sydd â llai o ofynion lled band, fel byrddau gwaith, ddefnyddio PCIe 4.0.

Ar gyfer PCIe 5.0, mae'r gyfradd signal wedi cynyddu o 16GT/s PCIe 4.0 i 32GT/s, gan ddefnyddio amgodio 128/130 o hyd, ac mae'r lled band x16 wedi cynyddu o 64GB/s i 128GB/s.

Yn ogystal â dyblu'r lled band, mae PCIe 5.0 yn dod â newidiadau eraill, gan newid y dyluniad trydanol i wella uniondeb y signal, cydnawsedd ôl-ôl â PCIe, a mwy. Yn ogystal, mae PCIe 5.0 wedi'i gynllunio gyda safonau newydd sy'n lleihau latency a gwanhau signal dros bellteroedd hir.

Mae'r sefydliad PCI-SIG yn disgwyl cwblhau fersiwn 1.0 o'r fanyleb yn Ch1 eleni, ond gallant ddatblygu safonau, ond ni allant reoli pryd y cyflwynir y ddyfais derfynol i'r farchnad, a disgwylir y bydd y dyfeisiau PCIe 5.0 cyntaf yn ymddangos eleni, a bydd mwy o gynhyrchion yn ymddangos yn 2020. Fodd bynnag, ysgogodd yr angen am gyflymderau uwch y corff safonau i ddiffinio'r genhedlaeth nesaf o PCI Express. Nod PCIe 5.0 yw cynyddu cyflymder y safon yn yr amser byrraf posibl. Felly, mae PCIe 5.0 wedi'i gynllunio i gynyddu'r cyflymder i safon PCIe 4.0 yn syml heb unrhyw nodweddion newydd arwyddocaol eraill.

Er enghraifft, nid yw PCIe 5.0 yn cefnogi signalau PAM 4 ac mae ond yn cynnwys y nodweddion newydd sydd eu hangen i alluogi'r safon PCIe i gefnogi 32 GT/s yn yr amser byrraf posibl.

Heriau caledwedd

Y prif her wrth baratoi cynnyrch i gefnogi PCI Express 5.0 fydd yn gysylltiedig â hyd y sianel. Po gyflymaf yw cyfradd y signal, yr uchaf yw amledd cludwr y signal a drosglwyddir trwy'r bwrdd PC. Mae dau fath o ddifrod corfforol yn cyfyngu ar y graddau y gall peirianwyr ledaenu signalau PCIe:

· 1. Gwanhau'r sianel

· 2. Adlewyrchiadau sy'n digwydd yn y sianel oherwydd anghysondebau rhwystriant mewn pinnau, cysylltwyr, tyllau trwodd a strwythurau eraill.

Mae manyleb PCIe 5.0 yn defnyddio sianeli gyda gwanhad o -36dB ar 16 GHz. Mae'r amledd 16 GHz yn cynrychioli amledd Nyquist ar gyfer signalau digidol 32 GT/ s. Er enghraifft, pan fydd y signal PCIe5.0 yn cychwyn, gall fod ganddo foltedd brig-i-brig nodweddiadol o 800 mV. Fodd bynnag, ar ôl pasio trwy'r sianel -36dB a argymhellir, mae unrhyw debygrwydd i lygad agored yn cael ei golli. Dim ond trwy gymhwyso cydraddoli seiliedig ar drosglwyddydd (dad-bwysleisio) a chydraddoli derbynnydd (cyfuniad o CTLE a DFE) y gall y signal PCIe5.0 basio trwy sianel y system a chael ei ddehongli'n gywir gan y derbynnydd. Yr uchder llygad lleiaf disgwyliedig ar gyfer signal PCIe 5.0 yw 10mV (ar ôl cydraddoli). Hyd yn oed gyda throsglwyddydd bron yn berffaith â jitter isel, mae gwanhad sylweddol y sianel yn lleihau osgled y signal i'r pwynt lle gellir cau unrhyw fath arall o ddifrod signal a achosir gan adlewyrchiad a chroestalk i adfer y llygad.